的輸入是28位的，所產生的三個56位密鑰并不是同一時間提供給3DES的，相互之間有16個時鐘的延時，這樣可以保證修改密鑰后并不影響先前流水線的工作。再加上輸入、輸出接口就構成了該設計的總體結構，如圖5所示。限于圖的大小，不影響理解的部分信號沒有畫出。加/解密的流程是先輸入六組28位的密鑰，然后就可以發(fā)送需要加/解密的數(shù)據(jù)了，中間可以有間斷，如果需要更改密鑰，也是先輸入改后的密鑰，再輸入數(shù)據(jù)，可實時更改，無需等到流水線中最后一組數(shù)據(jù)加/解密完成。

本設計在ALTERA公司的Quartus II環(huán)境下用VHDL、Verilog HDL實現(xiàn)設計輸入，采用同步時鐘，成功編譯、綜合、適配和仿真，并下載到Stratix系列FPGA芯片EP1S25F780C5中。在綜合的過程中用邏輯鎖等技術進行了優(yōu)化。消耗邏輯單元16250個，設計時鐘頻率可達95.07MHz